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FPGA與DSP聯(lián)合應(yīng)用

   班級規(guī)模及環(huán)境--熱線:4008699035 手機:15921673576( 微信同號)
       每期人數(shù)限3到5人。
   時間地點
上課地點:【上海】:同濟大學(xué)(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】:電影大廈(地鐵一號線大劇院站)/深圳大學(xué)成教院 【北京分部】:北京中山學(xué)院/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領(lǐng)館區(qū)1號(中和大道) 【沈陽分部】:沈陽理工大學(xué)/六宅臻品 【鄭州分部】:鄭州大學(xué)/錦華大廈 【石家莊分部】:河北科技大學(xué)/瑞景大廈 【廣州分部】:廣糧大廈 【西安分部】:協(xié)同大廈
最近開課時間(周末班/連續(xù)班/晚班):
FPGA和DSP聯(lián)合班:2020年3月16日
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   課程大綱:

FPGA與DSP聯(lián)合應(yīng)用

FPGA與DSP聯(lián)合應(yīng)用
課程簡介: DSP應(yīng)用是展示FPGA優(yōu)勢的最有效場合。通過本次課的學(xué)習(xí),可以幫助學(xué)員掌握使用FPGA實現(xiàn)DSP的基本理論和實現(xiàn)方法。掌握針對DSP的Verilog編程方法,實現(xiàn)如Cordic算法、FFT IP Core使用等經(jīng)典內(nèi)容。
培訓(xùn)時長: 四天
必備條件: 熟練掌握Verilog HDL
獲得技能: 掌握使用FPGA實現(xiàn)DSP的基本理論和實現(xiàn)方法。
課程大綱: 第一階段
Verilog for DSP
第二階段
Cordic算法實現(xiàn)
第三階段
浮點算法的定點處理
第四階段
浮點數(shù)與定點數(shù)
第五階段
浮點如何轉(zhuǎn)定點
第六階段
FPGA實現(xiàn)DSP的優(yōu)勢及應(yīng)用的典型場合
第七階段
多速率信號處理(中頻數(shù)字化的理論)
第八階段
帶通采樣定理
第九階段
內(nèi)插與抽取
第十階段
FFT IP Core的使用方法
第十一階段
FPGA+DSP架構(gòu)分析
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