| 課程進(jìn)度安排 |
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| 時(shí)間 |
課程大綱 |
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| 第一階段 |
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| 學(xué)習(xí)目標(biāo) |
掌握Linux基本操作，vi編輯器的使用，virtuoso軟件的操作。 |
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1 Linux的用戶界面及工作站的登陸。
1.1 Linux概述
1.2 Linux系統(tǒng)訪問
1.3 Linux的圖形用戶界面
1.4 Linux的文件和目錄
1.5 文本編輯器Vi
實(shí)驗(yàn)：登陸工作站，訪問相關(guān)目錄和文件，編輯文件。
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2 virtuoso軟件的啟動(dòng)
2.1 virtuoso軟件的配置文件cds.lib
2.2 icfb的啟動(dòng)：icfb
2.3 版圖建庫的文件display.drf
實(shí)驗(yàn):編輯 cds.lib文件。
啟動(dòng)icfb,建立一個(gè)layout 庫，刪除一個(gè)庫。
3 virtuoso軟件的操作
3.1 快捷的默認(rèn)設(shè)置。
3.2 快捷的個(gè)人設(shè)置，怎么修改快捷鍵。
3.3 Grid的設(shè)置----0.005u
3.4 繪制Path、Rectangle
實(shí)驗(yàn):編輯.cdsinit 文件。
使用快捷鍵繪制Path、Rectangle，切除、添加部分圖形。
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4.
4.1
IC設(shè)計(jì)流程及
4.2IC版圖設(shè)計(jì)的作用
4.3平面半導(dǎo)體工藝和術(shù)語
4.4CMOS基本工藝過程
4.5NMOS/PMOS/NPN/PNP 及其版圖實(shí)現(xiàn)
4.6反相器的版圖實(shí)現(xiàn)
4.7版圖設(shè)計(jì)環(huán)境及工具的使用
4.8版圖編輯的快捷鍵 |
| 第二階段 |
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| 學(xué)習(xí)目標(biāo) |
了解IC版圖的基本概念，半導(dǎo)體的工藝流程，學(xué)會(huì)做版圖的基本器件。 |
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5 半導(dǎo)體基礎(chǔ)理論、集成電路制造工藝
5.1 PN結(jié)
5.2 PN結(jié)二極管
5.3 MOS場效應(yīng)晶體管
5.4 集成電路中的器件結(jié)構(gòu)
5.5 外延生長
5.6 掩膜制版工藝
5.7 光刻
5.8 熱氧化
5.9 摻雜工藝（熱擴(kuò)散、離子注入）
5.10 刻蝕
5.11 化學(xué)氣相淀積
5.12 鍍膜
6 集成電路設(shè)計(jì)概述
6.1 集成電路設(shè)計(jì)流程和設(shè)計(jì)工具
6.2 國內(nèi)外集成電路技術(shù)發(fā)展概況
6.3 國內(nèi)外主要集成電路晶圓代工廠(Foundry)介紹
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6 半導(dǎo)體器件原理及版圖設(shè)計(jì)
6.1 Design Rule的基本概念及內(nèi)容。
6.2 MOS管的版圖設(shè)計(jì)及剖面圖。
6.3 反相器（invter）的結(jié)構(gòu)及版圖設(shè)計(jì)
6.4 電阻的種類（well\poly\diff\mos）及版圖設(shè)計(jì)
6.5 電容的種類（mim\mom\mos）及版圖的設(shè)計(jì)
6.6 二極管及三極管的原理及版圖設(shè)計(jì)
實(shí)驗(yàn)：做一個(gè)mos管，做所有的電阻和電容器件，做一個(gè)二極管及三極管。做一個(gè)invter，且把幾個(gè)invter串起來組成一個(gè)小電路。
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7.1并聯(lián)晶體管的版圖實(shí)現(xiàn)
7.2串聯(lián)晶體管的版圖實(shí)現(xiàn)
7.3棍棒圖
7.4二輸入與非門和或非門的版圖實(shí)現(xiàn)
7.5設(shè)計(jì)規(guī)則的介紹
7.6高驅(qū)動(dòng)門及其版圖: 多指 |
| 第三階段 |
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| 學(xué)習(xí)目標(biāo) |
學(xué)會(huì)做StdCell并用Calibre 來檢查它的DRC和LVS。 |
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8 StdCell的概念和練習(xí)
8.1 StdCell的基本概念。
8.2 兩種StdCell的區(qū)別。用在數(shù)字布線的StdCell和模擬中的StdCell。
8.3 nand2 nor2 nand3 nor3的做法。
8.4 把StdCell組合成一個(gè)模塊。
實(shí)驗(yàn)：做各種StdCell并組合成一個(gè)模塊。
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9 DRC的概念及檢查DRC的軟件。
9.1 DRC的概念，基于Design Rule的check.
9.2 Calibre DRC的配置及操作。
9.3 DRC Command file (runset)的介紹。
9.4 DRC Results 的讀取及修改ERROR。
10 LVS的概念及檢查LVS的
10.1 LVS的概念，Netlist的手工提取和自動(dòng)提取。
10.2 Calibre LVS的配置及操作。
10.3 LVS Command file (runset)的介紹
10.4 LVS Report 的讀取及修改ERROR。
實(shí)驗(yàn)：
1、用Calibre 檢查StdCell 的DRC及修改
2、用Calibre 檢查StdCell 的LVS及修改
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11.1較大晶體管的串聯(lián)版圖設(shè)計(jì)
11.2復(fù)雜邏輯電路版圖設(shè)計(jì)舉例
11.3如何進(jìn)行設(shè)計(jì)規(guī)則的檢查（DRC）
11.4版圖與邏輯設(shè)計(jì)一致性驗(yàn)證（LVS）
11.5層次化結(jié)構(gòu)
11.6總體設(shè)計(jì)
11.7實(shí)驗(yàn)課題的布局規(guī)劃 |
| 第四階段 |
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| 學(xué)習(xí)目標(biāo) |
掌握做一個(gè)OPAMP的版圖設(shè)計(jì)及LVS DRC的Check。 |
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12 IC layout模擬模塊設(shè)計(jì)
12.1 OPAMP的原理及版圖設(shè)計(jì)
12.2 交差對稱的概念及版圖設(shè)計(jì)（很重要）
12.3 Dummy的概念、原理及如何添加dummy
實(shí)驗(yàn)：做交差對稱，注意dummy.
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12.4 屏蔽線（Shielding line）的作用及做法。
12.5 其它對稱的概念及版圖設(shè)計(jì)
12.6 不同器件特性相對版圖布局的關(guān)系
12.7 關(guān)鍵線的連接
12.8 電源和地線的連接
12.9 LVS DRC check
實(shí) 驗(yàn)：完成OP版圖，及LVS DRC的check。
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13.1SRAM的設(shè)計(jì)結(jié)構(gòu)
13.26管SRAM單元
13.3寄存器
13.4陣列概念
13.5傳輸門
13.6應(yīng)用傳輸門實(shí)現(xiàn)異或門
13.7譯碼器設(shè)計(jì)
13.8平衡二輸入與非門/或非門的版圖設(shè)計(jì)
13.9三態(tài)反向器 |
| 第五階段 |
| 學(xué)習(xí)目標(biāo) |
掌握Bias模塊的做法，掌握多模塊的布局和版圖的優(yōu)化。 |
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14 bias模塊的對稱性及多個(gè)模塊的布局
14.1 Bias的原理
14.2 Bias的對稱及布局
14.3 三極管的對稱及布局
實(shí)驗(yàn)：做一個(gè)bias，注意對稱及布局
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14.4 多個(gè)模塊的布局
14.5 模塊間的關(guān)系與布局
14.6 關(guān)鍵信號線的布局
14.7 大功率器件的擺放和對其它模塊的影響
14.8 電源和地線的連接
實(shí)驗(yàn)：1 多個(gè)模塊的布局
2 多個(gè)模塊整合為一個(gè)模塊。
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| 第六階段 |
| 學(xué)習(xí)目標(biāo) |
掌握 IC layout可靠性分析，并優(yōu)化版圖。 |
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15 IC layout 的可靠性分析
15.1 Latch up的原理和易發(fā)生Latch up的地方
15.2 IC layout中如何預(yù)防Latch up的發(fā)生。
15.3 大功率器件的擺放和安全。
15.4 電流密度的概念及實(shí)際情況的計(jì)算
15.5 大功率器件上的Metal線的電流密度計(jì)算
15.6 ESD靜電防范措施，ESD器件的做法
15.7 ESD 器件的放電通路。
15.8 幾種ESD放電Model。
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16.1CMOS工藝過程中的閂鎖(Latch up)效應(yīng)
16.2襯底/阱接觸孔
16.3CMOS電阻電容的實(shí)現(xiàn)
16.4保護(hù)鏈
16.5電阻電容的計(jì)算
16.6寄生的電阻電容
16.7串聯(lián)及并聯(lián)電容
16.8識別標(biāo)志，版圖表及劃片槽 |
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實(shí)驗(yàn)：1、做一個(gè)大功率的器件，注意預(yù)防Latch Up
2 計(jì)算大功率器件上的電流密度，電源線是不是足夠。
3 做一個(gè)ESD器件，注意ESD器件的放電通路。
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| 第七階段 |
| 學(xué)習(xí)目標(biāo) |
掌握Chip 的概念及布局，完成一個(gè)chip。 |
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17 Chip 的概念及布局
17.1 PAD的概念和做法
17.2 Under PAD的器件做法及對PAD的要求。
17.3 ESD器件和PAD及內(nèi)部模塊的連接
17.4 電源和地線間的ESD放電通路，Power clamp的版圖設(shè)計(jì)。
17.5 當(dāng)對任意PAD打ESD時(shí)的放電通路。
17.6 ESD器件和內(nèi)部的隔離
17.7 Sealring的概念和做法。
17.8 劃片道的概念及通常大小
17.9 Density的概念和原因及添加Density的方法。
17.10 Antenna現(xiàn)象的發(fā)生及修改。
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18.1.電源總線及信號總線
18.2 版圖中非懸空輸入
18.3 ESD電路
18.4 IC 功耗
18.5 雙極工藝介紹
18.6 模擬電路及其版圖設(shè)計(jì) |
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實(shí)驗(yàn)：
1 做一個(gè)PAD。
2 把PAD放在ESD器件上面，即做一個(gè)Under PAD的器件。
4 完成一個(gè)完整的chip
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| 第八階段 |
| 學(xué)習(xí)目標(biāo) |
掌握反向的layout 的軟件和提取方法。了解Tapeout的流程。 |
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19 反向提取軟件
19.1 如何操作反向軟件
19.2 如何提取版圖
19.3 把版圖轉(zhuǎn)化成電路圖。
實(shí)驗(yàn)：
使用反向軟件提取一個(gè)電路圖。
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20 Tapeout的概念
20.1 Tapeout的檢查和驗(yàn)證
20.2 Tapeout中的問題及和晶圓代工廠(Foundry)的溝通
20.3 數(shù)據(jù)的導(dǎo)出和
20.4 Tapeout后的IP Merge
20.5 E-job view 的概念及做法。
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集成電路（IC）版圖設(shè)計(jì)工程師培訓(xùn)班
