国产乱码精品_欧美私模裸体表演在线观看_久久精品国产久精国产_美女亚洲一区

        1、培訓過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、培訓結束后,授課老師留給學員聯(lián)系方式,保障培訓效果,免費提供課后技術支持。
        3、培訓合格學員可享受免費推薦就業(yè)機會。

數(shù)字集成電路前端設計培訓大綱

1. Unix/Linux操作系統(tǒng)使用

2. 文本編輯器VIM

3. 數(shù)字電路技術基礎

4. 半導體電路和工藝基礎

5. 數(shù)字邏輯設計

6. 數(shù)字集成電路設計流程

7. Verilog HDL硬件描述語言和電路設計技術與技巧

8. 電路驗證技術以及Modelsim、VCS等驗證工具的使用

9. ASIC和SOC設計導論

10. FPGA設計和驗證初步

11.數(shù)字電路驗證

1)驗證平臺的建立

2）功能測試

12.設計綜合（synthesys）

13.掃描鏈生成

14.仿真測試

1）DFT

2)ATPG

15.靜態(tài)時序分析(STA)

16.項目實戰(zhàn)：

1）RTL coding

2)狀態(tài)機中斷處理

3）testbench 建立

4）Testcase創(chuàng)建

17.項目實戰(zhàn)二：

1）RTL coding

2)通訊數(shù)據(jù)協(xié)議E1

3)異步電路處理

4）算法

5）CPU控制

6）Testbench建立和testcase

7)綜合和DFT

8)STA

18.數(shù)字前端全流程設計工具

19.相關工藝庫文件IC技術

20. 邏輯綜合初步以及SYNOPSYS DC等綜合工具的使用

21. 可測性設計技術

重點講解數(shù)字電路設計的綜合技術的基本概念，綜合流程和工程經(jīng)驗，使學員掌握基于synopsys DC的綜合技巧。

內(nèi)容包括：

綜合機理的分析；組合電路和時序電路實現(xiàn)規(guī)則和實例分析；基于tcl綜合的流程,優(yōu)化處理和調(diào)試技術；綜合處理與后端流程的聯(lián)系；可綜合代碼技術；需深入研究的內(nèi)容；LPC 接口模塊綜合實驗

ASIC DFT技術

介紹可測試設計技術，使學員掌握基于Synopsys DFT 的可測性電路設計方法

內(nèi)容包括：

背景分析；組合電路和時序電路的測試；可測試設計；需深入研究的內(nèi)容；DFT compile 使用(基于TCL的可測試性設計流程)；LPC接口模塊DFT實驗

ASIC 靜態(tài)時序分析技術

介紹靜態(tài)時序分析技術；使學員掌握基于Synopsysy PrimeTime的靜態(tài)時序分析技術。

內(nèi)容包括：

背景分析；電路時序分析的基礎內(nèi)容；工具的使用；靜態(tài)時序分析模式選擇；注意事項及需深入研究的內(nèi)容；LPC接口模塊實驗

一致性驗證（Formal）技術介紹

介紹一致性驗證技術，使學員了解基于Synopsys Formality 的一致性驗證方法

內(nèi)容包括：

背景分析；工具的使用介紹

22.形式驗證技術�；贔ormality的形式驗證方法、基于匹配策略的形式驗證技術、基于TCL的形式驗證過程。

23、功耗控制技術。基于PrimePower的功耗分析技術，基于Power Compiler的時鐘門控技術、基于數(shù)字單元庫的功耗分析方法、基于TCL的功耗分析等多種功耗分析方法和時鐘門控技術的實現(xiàn)。

24、LAYOUT設計流程�；贏STRO的芯片Layout技術及基于SPEF反標提取的PostLayout相關數(shù)字流程，包含在PostLayout中的網(wǎng)表提取、參數(shù)提取、形式驗證、靜態(tài)實現(xiàn)驗證、門級功能仿真、功耗分析，以及Layout驗證（DRC、LVS）等技巧。

25、UWB項目開發(fā)過程中的各種電路優(yōu)化手段。

26、UWB項目介紹。立項分析、實現(xiàn)方案的規(guī)劃。

27、VLSI系統(tǒng)的設計方法學。時序分析法、基于Snopsys EDA Tools Chain實現(xiàn)的完整ASIC設計流程、數(shù)字設計庫的介紹，分析、創(chuàng)建，及使用。

28、編碼及仿真技巧。編碼規(guī)范、RTL驗證仿真技術、門級仿真技術。

29、ASIC設計流程的高級話題。例如跨時鐘域信號的處理，同步撫慰電路設計及相關流程處理等設計技巧。