 IC Physical Design（IC物理設(shè)計(jì)） |
| 入學(xué)要求 |
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學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識：
◆ 電路系統(tǒng)的基本概念。 |
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班級規(guī)模及環(huán)境--熱線:4008699035 手機(jī):15921673576( 微信同號) |
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每期人數(shù)限3到5人。 |
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上課時(shí)間和地點(diǎn) |
上課地點(diǎn)：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山學(xué)院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號（中和大道） 【沈陽分部】：沈陽理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
最近開課時(shí)間(周末班/連續(xù)班/晚班）： IC Physical Design培訓(xùn)班：2020年3月16日 |
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實(shí)驗(yàn)設(shè)備 |
☆資深工程師授課
☆注重質(zhì)量
☆邊講邊練
☆合格學(xué)員免費(fèi)推薦工作
☆合格學(xué)員免費(fèi)頒發(fā)相關(guān)工程師等資格證書，提升您的職業(yè)資質(zhì)
專注高端培訓(xùn)15年，端海提供的證書得到本行業(yè)的廣泛認(rèn)可，學(xué)員的能力
得到大家的認(rèn)同，受到用人單位的廣泛贊譽(yù)。
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最新優(yōu)惠 |
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◆請咨詢客服。 |
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質(zhì)量保障 |
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1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
2、培訓(xùn)結(jié)束后,授課老師留給學(xué)員聯(lián)系方式,保障培訓(xùn)效果,免費(fèi)提供課后技術(shù)支持。
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。 |
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IC Physical Design |
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眾所周知，深亞微米器件的整體尺寸和工作頻率在近幾年已經(jīng)得到了很大的突破。但是IC工程師們在基于0.25um及以下工藝進(jìn)行設(shè)計(jì)時(shí)，又不得不面臨一個(gè)新的問題，即占據(jù)整體芯片延時(shí)80％的互連線延時(shí)。本課程就是介紹基于0.25um及以下工藝的數(shù)字IC設(shè)計(jì)流程和實(shí)現(xiàn)流程以及ASIC設(shè)計(jì)物理版圖方面設(shè)計(jì)的技巧和方法。
IC設(shè)計(jì)和版圖工程師們在使用0.25um及以下工藝進(jìn)行設(shè)計(jì)時(shí)不得不考慮新的設(shè)計(jì)方法。無論是前端的邏輯設(shè)計(jì)、綜合設(shè)計(jì)階段還是后端物理版圖實(shí)現(xiàn)，都要將目標(biāo)集中在設(shè)計(jì)收斂上（例如工作頻率，信號完整性和可制造性）。
適合對象：
ASIC 物理版圖工程師，IC邏輯設(shè)計(jì)工程師，系統(tǒng)設(shè)計(jì)工程師，產(chǎn)品工程師，應(yīng)用工程師，測試工程師，對IC設(shè)計(jì)和實(shí)現(xiàn)流程感興趣的經(jīng)理人，電子工程的在讀學(xué)生和IC制造工程師。
內(nèi)容如下：
Part I:? Introduction on IC Design & Implementation
IC Design & Implementation Introduction
CMOS VLSI Manufacture & layout Process
IC Design Rules & Standard Cells
Part II: Introduction to IC Physical Design
Data Preparation for Layout Design
Floor-Planning
Pre-Rout
Placement
Clock Implementation
Scan Chain Optimization
Routing
Layout Verification
Part III (1): Parasitic, STA & Timing-Driven Layout
RC Parasitic
Layout Parasitic Extraction
Delay Models
Part III (2): Parasitic, STA & Timing-Driven Layout
Introduction to Static Timing Analysis
Timing Driven Placement/Routing & Timing Closure
Signal Integrity and Design Closure
Seminar Wrap-Up
Part IV: Layout Design Labs by ApolloII Place & Rout Tool
Lab1: Data Preparation: Create cell, load Tech. File, ref. Libs.
Lab2: Floor-planning, Power Mesh & Pre-Rout
Lab3: Std. Cell Placement & Optimization, Clock Tree Synthesis
Lab4: Report Timing, Routing & Optimization, Parasitic Extraction
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