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課程目標(biāo) 芯片設(shè)計(jì)培訓(xùn)班
設(shè)計(jì)出可制造的數(shù)字集成電路芯片。
培養(yǎng)對象
具備硬件系統(tǒng)開發(fā)設(shè)計(jì)經(jīng)驗(yàn)的工程師，或者具有一定基礎(chǔ)的電子類專業(yè)的大學(xué)生和研究生。
入學(xué)要求
學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識： ◆ 具備硬件系統(tǒng)開發(fā)設(shè)計(jì)經(jīng)驗(yàn)的工程師，或者具有一定數(shù)字電路基礎(chǔ)； ☆注重質(zhì)量 ☆邊講邊練 ☆合格學(xué)員免費(fèi)推薦工作 ★實(shí)驗(yàn)設(shè)備請點(diǎn)擊這兒查看★
班級規(guī)模及環(huán)境--熱線:4008699035 手機(jī):15921673576( 微信同號)
每期人數(shù)限3到5人。
時(shí)間地點(diǎn)
上課地點(diǎn)：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學(xué)成教院【北京分部】：北京中山學(xué)院/福鑫大樓【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路）【成都分部】：領(lǐng)館區(qū)1號（中和大道）【沈陽分部】：沈陽理工大學(xué)/六宅臻品【鄭州分部】：鄭州大學(xué)/錦華大廈【石家莊分部】：河北科技大學(xué)/瑞景大廈【廣州分部】：廣糧大廈【西安分部】：協(xié)同大廈最近開課時(shí)間(周末班/連續(xù)班/晚班）：芯片設(shè)計(jì)開課：2020年3月16日本課程每期班限額5名，報(bào)滿即停止報(bào)名，請?zhí)崆霸诰€或電話預(yù)約
學(xué)時(shí)和費(fèi)用
☆資深工程師授課
最新優(yōu)惠
◆團(tuán)體報(bào)名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠。注意：在讀學(xué)生憑學(xué)生證，即使一個(gè)人也優(yōu)惠500元。
質(zhì)量保障
1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽； 2、培訓(xùn)結(jié)束后,授課老師留給學(xué)員聯(lián)系方式,保障培訓(xùn)效果,免費(fèi)提供課后技術(shù)支持。 3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會。
課程進(jìn)度安排
課程大綱
第一階段
1、Cadence設(shè)計(jì)平臺DFII及啟動(dòng)命令I(lǐng)CFB 1.1 Cadence設(shè)計(jì)平臺 1.2 啟動(dòng)Cadence 2、Composer原理圖輸入工具 2.1 啟動(dòng)Cadence建立一個(gè)新的工作庫 2.2 建立新單元 2.3 晶體管級原理圖 3、變量、端口和單元的命名規(guī)則 4、Verilog仿真 4.1 Composer原理圖的Verilog仿真 4.2 Composer工具中的行為級Verilog代碼 4.3 獨(dú)立的Verilog仿真 4.4 Verilog仿真中的時(shí)序
實(shí)驗(yàn)：mips處理器設(shè)計(jì)
第二階段
1、Virtuoso版圖編輯器 2.1 反相器原理圖 2.2 反相器版圖 2.3 打印版圖 2.4 生成提取視圖 2.4 版圖對照原理圖檢查 3 單元設(shè)計(jì)全流程 4、標(biāo)準(zhǔn)單元設(shè)計(jì)模板 4.1 標(biāo)準(zhǔn)單元幾何尺寸說明 4.2 標(biāo)準(zhǔn)單元I/O端口布置 4.3 標(biāo)準(zhǔn)單元晶體管尺寸選擇
實(shí)驗(yàn)：單元設(shè)計(jì)
第三階段
1 Spectre模擬仿真器 1.1 原理圖仿真（瞬態(tài)仿真） 1.2 Spectre模擬環(huán)境下仿真 1.3 用配置視圖仿真 1.4 模擬／數(shù)字混合仿真 1.5 靜態(tài)仿真 1.6 參數(shù)化仿真 1.7 功耗測量 2 單元表征 2.1 Liberty文件格式 2.2 用ELC表征單元 2.3 用Spectre表征單元 2.4 把Liberty轉(zhuǎn)換成Synopsys數(shù)據(jù)庫格式 3 Verilog綜合 3.1 用dc_shell進(jìn)行Synopsys Design Compiler綜合 3.2 Cadence RTL Compiler綜合 3.3 把結(jié)構(gòu)描述Verilog輸入到CadenceDFII設(shè)計(jì)平臺中 3.4 綜合后Verilog仿真
實(shí)驗(yàn)：綜合后Verilog仿真
第四階段
1、抽象生成 1.1 將庫讀入到Abstract中 1.2 找出單元中的端口 1.3 提取步驟 1.4 抽象步驟 1.5 生成LEF（庫轉(zhuǎn)換格式）文件 1.6 修改LEF文件 2 SOC Encounter布局布線 2.1 Encounter用戶圖形界面 2.2 用配置文件進(jìn)行設(shè)計(jì)輸入 2.3 編寫SOC Encounter腳本 3 芯片組裝 3.1 用ccar進(jìn)行模塊布線 3.2 用ccar完成內(nèi)核至焊盤框的布線 3.3 生成最終的GDSII 4 微型MIPS處理器 4.1 微型MIPS處理器 4.2 微型MIPS：展平設(shè)計(jì)工具流程 4.3 微型MIPS：層次化設(shè)計(jì)工具流程
實(shí)驗(yàn)： 1、抽象生成 2、SOC Encounter布局布線和芯片組裝
第五階段
1、基于IP核的設(shè)計(jì),IP核的SoC設(shè)計(jì)方法 2、cmos工藝基礎(chǔ) 2.1 mos器件物理本質(zhì) 2.2 基本的cmos制造流程 533 2.3、展望
實(shí)驗(yàn)：IP核的SoC設(shè)計(jì)
第六階段微型MIPS處理器項(xiàng)目實(shí)戰(zhàn)
1 微型MIPS處理器 1.2 微型MIPS：展平設(shè)計(jì)工具流程 1.2.1 綜合 1.2.2 布局布線 1.2.3 仿真 1.2.4 最終組裝 1.3 微型MIPS：層次化設(shè)計(jì)工具流程 1.3.1 綜合 1.3.2 宏模塊內(nèi)布局布線 1.3.3 準(zhǔn)備層次結(jié)構(gòu)中的定制電路 1.3.4 生成宏模塊的抽象視圖 1.3.5 含宏模塊的布局布線 1.3.6 仿真 1.3.7 最終組裝
第七階段 DSP系統(tǒng)的VLSI設(shè)計(jì)
1，數(shù)字信號處理算法 2，DFG分析 3，F(xiàn)PGA數(shù)字信號處理系統(tǒng) 4，IP軟核驗(yàn)證 5， A/D與D/A電路
實(shí)驗(yàn)： 1、 DSP處理器設(shè)計(jì) 2、Verilog HDL練習(xí)

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