 Synopsys Chip Synthesis設計邏輯綜合與DFT Compiler培訓 |
| 培養對象 |
1.理工科背景，有志于數字集成電路設計工作的學生和轉行人員；
2.需要充電，提升技術水平和熟悉設計流程的在職人員；
3.集成電路設計企業的員工內訓。
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| 入學要求 |
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學員學習本課程應具備下列基礎知識：
◆電路系統的基本概念。 |
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班級規模及環境--熱線:4008699035 手機:15921673576( 微信同號) |
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每期人數限3到5人。 |
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上課時間和地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山學院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協同大廈
最近開課時間(周末班/連續班/晚班）： Synopsys Chip Synthesis與DFT：2020年3月16日 |
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實驗設備 |
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質量保障 |
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1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
2、培訓結束后,授課老師留給學員聯系方式,保障培訓效果,免費提供課后技術支持。
3、培訓合格學員可享受免費推薦就業機會。 |
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Synopsys Chip Synthesis設計邏輯綜合與DFT Compiler培訓 |
第一階段 |
Synopsys Chip Synthesis 設計邏輯綜合? |
簡介
DC是業界最優秀的設計綜合工具，將行為級描述的設計在一定的規約下轉化為邏輯結構。采用行為級描述可以提高邏輯設計的層次，減低邏輯設計的復雜度，提高設計效率。本門課程覆蓋了ASIC綜合設計的過程--從掌握用HDL（Verilog and VHDL）設計到產生最后的門級網表。試驗中Verilog和VHDL的實例都有講解。
● 主要內容
◎ 創建一個有時序驅動的設計
◎ 創建設計約束
◎ 設計綜合及優化
◎ 時序分析
● 適用以下人員
◎ 具有數字IC設計的知識；
◎ 了解Verilog 或VHDL； |
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第二階段 |
Synopsys DFT Compiler? |
● 課程簡介：
DFT Compiler提供獨創的"一遍測試綜合"技術和解決方案。它和Design Compiler、Physical Compiler系列產品集成在一起的，包含功能強大的掃描式可測性設計分析、綜合和驗證技術。DFT Compiler可以使設計者在設計流程的前期，方便的實現高質量的測試分析，確保時序要求和測試覆蓋率要求同時得到滿足。DFT Compiler同時支持RTL級、門級的掃描測試設計規則的檢查，以及給予約束的掃描鏈插入和優化，同時進行失效覆蓋的分析。
TetraMAX ATPG是業界功能最強、最易于使用的自動測試向量生成工具。針對不同的設計，TetraMAX可以在最短的時間內，生成具有最高故障覆蓋率的最小的測試向量集。TetraMAX支持全掃描、或不完全掃描設計，同時提供故障仿真和分析能力。
● 主要內容：
1、 深刻理解DFTC和TetraMAX中測試的概念，在邏輯中怎樣用D算法查找目標缺陷，明白為什么掃描路徑對于支持ATPG是必須的，以及ATE怎樣執行一個ATPG測試模式。
2、 在基本DFTC測試流程中，將獲得①建立缺省的測試參數；②執行測試編譯；③檢查掃描路徑；④在塊中插入掃描鏈；⑤在DFTC中預估故障覆蓋率。
3、 在大多數ASIC設計中，提高邏輯電路的可測性以及如何改善，如內部時鐘、異步置位或復位信號等。
4、 提高邏輯電路的測試覆蓋率，如內部或外部三態總線、雙向插腳、嵌入式存貯塊等。
5、 了解作為邏輯設計的另一方面的掃描路徑插入，及如何管理復雜的設計，如自頂向下和自底向上方法、掃描鏈數和測試時間等。
6、 了解轉出一個設計到TetraMAX的關鍵步驟及測試協議文件所包含的信息等。
●????????? 課程安排
第一部分
1、 Understanding Scan Testing
2、 Baseline DFTC Flow
第二部分
3、 DFT for General Logic
4、 DFT for "Test-Resistant"Logic
5、 How to Insert Scan Paths
第三部分
6、 Exporting to TetraMAX
7、 Using TetraMax ATPG
8、 Wrap-Up：Testing the SOC ?
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