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      ☆ 1、如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
      ☆ 2、在課程結(jié)束之后,授課老師會(huì)留給學(xué)員手機(jī)和E-mail,免費(fèi)提供半年的課程技術(shù)支持，以便保證培訓(xùn)后的繼續(xù)消化；
      ☆3、合格的學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。
      ☆4、合格學(xué)員免費(fèi)頒發(fā)相關(guān)工程師等資格證書，提升您的職業(yè)資質(zhì)。

1：FPGA/CPLD簡(jiǎn)介掌握常用FPGA/CPLD的基本結(jié)構(gòu)；FPGA與CPLD的比較， FPGA/CPLD常用開發(fā)工具

2：開發(fā)流程需求分析到模塊劃分； 設(shè)計(jì)輸入到綜合優(yōu)化；實(shí)現(xiàn)到時(shí)序收斂；仿真測(cè)試到板級(jí)調(diào)試

3：軟件開發(fā)平臺(tái)搭建Quartus Ⅱ的安裝、ModelSim的安裝；基本開發(fā)流程概述； 第一個(gè)工程實(shí)例、工程建與設(shè)計(jì)輸入； 行為仿真 、引腳分配與編譯、門級(jí)仿真、板級(jí)調(diào)試

4：VERILOG語(yǔ)言入門能熟練使用VERILOG設(shè)計(jì)多路選擇器和鎖存器； 能使用VERILOG設(shè)計(jì)全加器

5：VERILOG的設(shè)計(jì)基礎(chǔ)了解Verilog HDL； 掌握Verilog HDL的模塊中的端口定義，模塊的描述方法

6：VERILOG的數(shù)據(jù)類型和運(yùn)算符掌握數(shù)據(jù)類型，運(yùn)算符，運(yùn)算符的優(yōu)先級(jí)；掌握邏輯值，線網(wǎng)，寄存器，數(shù)字的表示，向量，數(shù)組，參數(shù)，字符串等

7：VERILOG模塊模塊的基本概念，模塊的例化，模塊的測(cè)試

8：VERILOG順序代碼塊；VERILOG并行代碼塊兩個(gè)過程，寄存器變量的過程賦值、線網(wǎng)變量的連續(xù)賦值、時(shí)序控制

9：VERILOG語(yǔ)言的條件語(yǔ)句掌握if語(yǔ)句，case語(yǔ)句，循環(huán)語(yǔ)句與結(jié)構(gòu)說明語(yǔ)句

10：仿真熟練掌握延時(shí)模型、固有延時(shí)、傳輸延時(shí)、仿真6 ；仿真激勵(lì)信號(hào)的產(chǎn)生； VERILOG測(cè)試基準(zhǔn)；VERILOG系統(tǒng)級(jí)仿真