☆ 1、如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓(xùn)班中重聽；
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初級一FPGA/CPLD簡介掌握常用FPGA/CPLD的基本結(jié)構(gòu)；FPGA與CPLD的比較， FPGA/CPLD常用開發(fā)工具
初級二開發(fā)流程需求分析到模塊劃分； 設(shè)計輸入到綜合優(yōu)化；實現(xiàn)到時序收斂；仿真測試到板級調(diào)試
初級三軟件開發(fā)平臺搭建Quartus Ⅱ的安裝、ModelSim的安裝；基本開發(fā)流程概述； 第一個工程實例、工程建與設(shè)計輸入； 行為仿真 、引腳分配與編譯、門級仿真、板級調(diào)試
初級四VERILOG語言入門能熟練使用VERILOG設(shè)計多路選擇器和鎖存器； 能使用VERILOG設(shè)計全加器初級五VERILOG的設(shè)計基礎(chǔ)了解Verilog HDL； 掌握Verilog HDL的模塊中的端口定義，模塊的描述方法
初級六VERILOG的數(shù)據(jù)類型和運算符掌握數(shù)據(jù)類型，運算符，運算符的優(yōu)先級；掌握邏輯值，線網(wǎng)，寄存器，數(shù)字的表示，向量，數(shù)組，參數(shù)，字符串等
初級七VERILOG模塊模塊的基本概念，模塊的例化，模塊的測試
初級八VERILOG順序代碼塊；VERILOG并行代碼塊兩個過程，寄存器變量的過程賦值、線網(wǎng)變量的連續(xù)賦值、時序控制
初級九VERILOG語言的條件語句掌握if語句，case語句，循環(huán)語句與結(jié)構(gòu)說明語句
初級十仿真熟練掌握延時模型、固有延時、傳輸延時、仿真6 ；仿真激勵信號的產(chǎn)生； VERILOG測試基準(zhǔn)；VERILOG系統(tǒng)級仿真
中級一PWM發(fā)生器實驗通過基于時鐘分頻的PWM發(fā)生器，掌握仿真驗證與板級調(diào)試
中級二按鍵消抖實驗掌握運用VERILOG語言，實現(xiàn)經(jīng)典的按鍵消抖實例從仿真驗證與板級調(diào)試全過程中級三流水燈實驗通過實際案例，掌握基于Johnson計數(shù)器的流水燈實驗 中級四數(shù)碼管實驗通過實際案例，掌握數(shù)碼管驅(qū)動顯示實驗
中級五顯示驅(qū)動實驗掌握運用VERILOG語言，VGA顯示驅(qū)動實例從仿真驗證與板級調(diào)試全過程
中級六串口收發(fā)實驗掌握運用VERILOG語言，UART串口收發(fā)實驗從仿真驗證與板級調(diào)試全過程
中級七鍵盤解碼實驗通過實際案例，掌握PS／2鍵盤解碼實驗
中級八I2C實驗通過實際案例，掌握基于I2C通信的EEPROM讀／寫實驗
中級九SRAM實驗通過實際案例，掌握掌握運用VERILOG語言實現(xiàn)SRAM讀／寫測試實驗
高級一狀態(tài)機設(shè)計掌握三種不同的狀態(tài)機寫法高級二復(fù)位設(shè)計異步復(fù)位與同步復(fù)位
高級三時序分析掌握時序分析基礎(chǔ)；基于ISE的時序約束；基于Time Quest的時序分析
高級四FPGA設(shè)計思想速度和面積互換原則；乒乓操作及串/并轉(zhuǎn)換設(shè)計；流水線設(shè)計；邏輯復(fù)制與模塊復(fù)用；模塊化設(shè)計；時鐘設(shè)計技巧
高級五綜合項目一直流電機伺服控制系統(tǒng)；通過SPWM驅(qū)動三相逆變器，利用VERILOG硬件描述語言實現(xiàn)相應(yīng)模塊控制三相交流電動機，以達到調(diào)整頻率命令進而調(diào)整電機轉(zhuǎn)速的目的
高級六綜合項目二數(shù)碼相框項目;在項目經(jīng)理指導(dǎo)下能夠?qū)崿F(xiàn)色彩空間變換、VGA控制、視頻解壓縮處理及圖像FIR濾波器設(shè)計；掌握視頻降噪算法設(shè)計