 班級人數--熱線:4008699035 手機:15921673576( 微信同號) |
| 增加互動環節，
保障培訓效果，堅持小班授課，每個班級的人數限3到5人，超過限定人數,安排到下一期進行學習。 |
| 授課地點及時間 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山學院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區1號（中和大道） 【廣州分部】：廣糧大廈 【西安分部】：協同大廈 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈
開班時間(連續班/晚班/周末班）：2020年3月16日 |
| 課時 |
◆資深工程師授課
☆注重質量
☆邊講邊練
☆若學員成績達到合格及以上水平，將獲得免費推薦工作的機會
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| 質量以及保障 |
☆
1、如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
☆ 2、在課程結束之后,授課老師會留給學員手機和E-mail,免費提供半年的課程技術支持，以便保證培訓后的繼續消化；
☆3、合格的學員可享受免費推薦就業機會。
☆4、合格學員免費頒發相關工程師等資格證書，提升您的職業資質。 |
☆課程大綱☆ |
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第一部分：DDR3高速并行SIPI設計
1、DDR3 接口 SI/PI 設計內容
DDR3 接口介紹
DDR3 接口信號電源要求
DDR3 接口SI/PI 設計包含哪些內容？
如何評價DDR接口信號質量？
導致眼圖惡化的因素
時序分析ABC
影響時序的因素
Timing Budget 示例
2、DQ/DQS 信號組
了解SSTL的脾氣
ODT和ZQ calibration
走線阻抗：50歐？ 45歐？ 40歐？ …………
間距控制：1.5X ? 2X ? 2.5X ? …………
如何優化Ron、Z0、ODT組合
影響時序的因素分析
扇出長度問題
走線中途過孔的處理
怎樣規劃層疊和參考平面？
3、ADDR/CMD/CNTL_CLOCK信號組
常用拓撲結構及端接
摸透Fly-by 結構的脾氣
鏈中容性負載的影響
容性負載補償
VTT 上拉電阻的選擇
主干線長度、DDR區域分段長度、尾巴長度等的影響
驅動器封裝引起的波形變化
DDR芯片封裝引起的信號惡化
DDR芯片扇出過孔的影響
DDR芯片扇出長度的影響
Fly-by 結構中不同位置的眼圖特點
Fly-By結構綜合優化
Fly-By結構的等長設置
Timing Budget： 示例
影響jitter的因素分析
T拓撲與端接
4、DDR3接口電源設計
VDD/VDDQ電源設計
VTT電源設計
VREF電源設計
5、信號質量及時序優化要點
如何選擇阻抗
層疊設置必須注意的問題
Date lane優化要點
ADDR/CMD/CNTL/CLK優化要點
DDR3接口布線優化要點
VDD/VDDQ電源設計要點
VTT電源設計要點
VREF電源設計要點
6、DDR3 接口仿真方法
仿真設置關鍵點
如何解讀仿真結果
信號質量仿真、演示
眼圖質量仿真、演示
時序仿真、演示
第二部分：Gbps高速差分SIPI設計
1、高速差分設計8個關鍵控制點
高速差分互連系統結構
眼圖關鍵特征參數解讀
高速差分設計8個關鍵控制點
2、S參數及TDR
理解S參數
利用S參數提取信息
利用S參數 debug
反射與TDR
TDR 分辨率
3、耦合干擾問題
同層線間串擾
層間串擾
孔與孔的耦合干擾
回流路徑引起的耦合干擾
通過電源系統產生耦合干擾
各種耦合干擾的規避措施
4、抖動問題
引起抖動的常見因素
耦合干擾如何影響抖動
ISI 如何影響抖動
AC耦合電容如何影響抖動
阻抗不連續如何影響抖動
參考平面如何影響抖動
電源噪聲如何影響抖動
差分對配置如何影響抖動
差分不對稱性影響抖動
5、差分、共模的轉換
詳解模態轉換
模態轉換對眼圖質量的影響
解決模態轉換問題的各種措施
6、互連通道阻抗優化
阻抗連續性優化內容
過孔研究及優化
金手指焊盤特性及優化
AC耦合電容焊盤優化
7、電源優化設計
摸透磁珠濾波器的脾氣
L型還是PI型
負載之間的電源干擾
優化電源樹結構
電源樹優化示例
SERDES接口模擬電源設計要點 |
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