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每期人數(shù)限3到5人。

上課時間和地點

上課地點：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學(xué)成教院【北京分部】：北京中山學(xué)院/福鑫大樓【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路）【成都分部】：領(lǐng)館區(qū)1號（中和大道）【沈陽分部】：沈陽理工大學(xué)/六宅臻品【鄭州分部】：鄭州大學(xué)/錦華大廈【石家莊分部】：河北科技大學(xué)/瑞景大廈【廣州分部】：廣糧大廈【西安分部】：協(xié)同大廈
最近開課時間(周末班/連續(xù)班/晚班）：2020年3月16日

實驗設(shè)備

　    ☆資深工程師授課

        ☆注重質(zhì)量 ☆邊講邊練
        ☆合格學(xué)員免費推薦工作
        ★實驗設(shè)備請點擊這兒查看★

質(zhì)量保障

        1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓(xùn)班中重聽；
        2、培訓(xùn)結(jié)束后,授課老師留給學(xué)員聯(lián)系方式,保障培訓(xùn)效果,免費提供課后技術(shù)支持。
        3、培訓(xùn)合格學(xué)員可享受免費推薦就業(yè)機會。

課程大綱

嵌入式語言之使用 SystemVerilog 進(jìn)行驗證培訓(xùn)
? 使用 SystemVerilog 進(jìn)行驗證培訓(xùn) Verification with System Verilog
Who Should Attend?
Hardware and verification engineers
Course Outline
1
Introduction to SystemVerilog for Verification
Data Types
Tasks and Functions
Lab 1:?Implementing Tasks and Functions
SystemVerilog Verification Building Blocks
Lab 2:?Connecting the Testbench to the DUT
Object-Oriented Modeling
Lab 3:?Object-Oriented Modeling
2
Randomization
Lab 4:?Randomization
Coverage
Lab 5:?Coverage
Assertions
Lab 6:?Assertions
Direct Programming Interface
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